基于RISC-V架构的物联网安全可信执行环境处理器IP核研发

本项目为国家重点研发计划“网络空间安全治理”重点专项子课题，落地于某市某新区研创园（集成电路产业服务中心）及某市某工业园区科教创新区，依托某高校微电子学院和某省级专用集成电路设计重点实验室。项目团队由海外归国的处理器架构设计专家担任技术负责人，核心成员25人，包括数字前端设计组8人（含博士3人、硕士5人）、RISC-V指令集及安全扩展组6人、SoC验证及FPGA原型组5人、物理设计与DFT组4人、项目管理及文档组2人，其中具有Synopsys/Cadence工具链五年以上实际流片经验者12人。项目目标为研发一款基于RISC-V开源指令集架构（RV32IMAFDCB，即基础整数+乘法原子+单双精度浮点+压缩+位操作扩展）的物联网安全处理器IP核，重点实现物理不可克隆函数（PUF）密钥生成与存储、轻量级AES-128/256硬件加速引擎、抗侧信道攻击的随机掩码防护三大安全特性。技术路线：第一阶段（0~5个月）完成指令集扩展定义与安全功能规格书，完成核心微架构设计（采用两级流水线+分支预测，目标主频200MHz@TSMC 40nm）；第二阶段（6~12个月）完成RTL编码、功能仿真验证（SystemVerilog/UVM环境，代码覆盖率≥95%）及综合/STA/DFT；第三阶段（13~17个月）完成FPGA原型验证（Xilinx VCU118开发板，移植至Linux系统并运行CoreMark及安全算法基准测试）及物理设计前评估；第四阶段（18~21个月）完成GDSII交付及MPW流片（实际流片在项目结束后3个月内完成，但项目书中列入交付成果）。项目产出：交付一套完整的RISC-V安全处理器软核IP（Verilog源码，含完整验证环境），通过SERMAS（安全事件响应与度量评估体系）第三方安全测评，侧信道泄露评估指标达到国际通用标准（TVLA检验通过）；CoreMark/MHz跑分达3.2，相比同档次ARM Cortex-M4提升约15%；申请发明专利8项（其中2项已公开实审，涉及PUF密钥生成扰动消除电路及随机掩码时序优化方法），集成电路布图设计登记1项；IP核已被某新区3家物联网芯片初创企业预订授权，技术成果转化合同意向金额累计达420万元。项目入选“某省重点研发计划（产业前瞻与关键核心技术）”培育库。